數(shù)字IC設(shè)計(jì)工程師
面議
成都
應(yīng)屆畢業(yè)生
學(xué)歷不限



- 全勤獎(jiǎng)
- 節(jié)日福利
- 不加班
- 周末雙休
職位描述
該職位還未進(jìn)行加V認(rèn)證,請(qǐng)仔細(xì)了解后再進(jìn)行投遞!
崗位職責(zé):1.負(fù)責(zé)數(shù)字電路架構(gòu)規(guī)劃、設(shè)計(jì);2.負(fù)責(zé)傳感器信號(hào)處理相關(guān)算法的設(shè)計(jì)與實(shí)現(xiàn);3.負(fù)責(zé)制定模塊規(guī)格定義和設(shè)計(jì)規(guī)范并完成數(shù)字電路模塊設(shè)計(jì),RTL設(shè)計(jì)、仿真驗(yàn)證、性能評(píng)估等;4.負(fù)責(zé)設(shè)計(jì)過(guò)程中關(guān)鍵技術(shù)難點(diǎn)的解決工作;5.協(xié)助機(jī)臺(tái)測(cè)試人員完成測(cè)試規(guī)劃及調(diào)試;6.負(fù)責(zé)項(xiàng)目設(shè)計(jì)規(guī)格書(shū),仿真報(bào)告編寫(xiě);任職資格:1.微電子/集成電路/通信等相關(guān)專業(yè)碩士或以上學(xué)歷,熟悉數(shù)字IC設(shè)計(jì)流程;2.具有豐富的ASIC設(shè)計(jì)成功流片經(jīng)驗(yàn)者優(yōu)先;3.熟練使用Verilog編寫(xiě)代碼,了解邏輯綜合、靜態(tài)時(shí)序分析;4.熟悉VCS、NC-Verilog、ISE、DC、PT、FPGA等EDA工具;5.具備良好的團(tuán)隊(duì)協(xié)作能力、溝通能力、學(xué)習(xí)能力及問(wèn)題分析處理能力。
職能類別:集成電路IC設(shè)計(jì)/應(yīng)用工程師
工作地點(diǎn)
地址:成都武侯區(qū)成都-高新區(qū)


職位發(fā)布者
HR
深圳市晶揚(yáng)電子有限公司

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IT服務(wù)·系統(tǒng)集成
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100-199人
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私營(yíng)·民營(yíng)企業(yè)
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